マルチモードプログラム可能抵抗メモリーをアクセスするための方法と装置

专利摘要:
メモリーは、複数の動作モードの内で構成可能である。動作モードは、メモリーの格納行列内の各セルと関連付けられるべき格納レベルの数を指令し得る。
公开号:JP2011513884A
申请号:JP2010548674
申请日:2009-02-18
公开日:2011-04-28
发明作者:ウォード パーキンソン、
申请人:オヴォニクス，インコーポレイテッド；
IPC主号:G11C13-00

专利说明:

[0001] 発明は、プログラム可能抵抗メモリーにアクセスすることに関する。より特定には、この発明はプログラム可能抵抗メモリー装置からの読み出しおよびそれへの書き込みに関する。]
背景技術

[0002] プログラム可能抵抗メモリーは、様々なメモリーを含むが、相変化メモリーはその一つである。相変化メモリーアレイは、２つの材料相、またはその勾配の間で切り替わって対応する明瞭に区別された電気的特性を発顕するメモリーエレメントに基づいている。カルコゲナイドまたはカルコゲニック材料と呼ばれる、Ｔｅ、ＳまたはＳｅのような周期表の第ＶＩ群の元素の合金は、相変化メモリーセルで有利に使用されることができる。カルコゲナイドでは、材料がアモルファス（より抵抗性）相から結晶（より導電性）相に経過する、またはその逆の時に、抵抗値が２桁以上の大きさで変化する。アモルファス状態では、しかも、抵抗値は温度に依存する。]
[0003] カルコゲナイドメモリー装置は、メモリー動作の基礎として材料について利用可能な幅広いレンジの抵抗値を利用し得る。各抵抗値は、カルコゲナイド材料の明瞭に区別された構造的状態に対応し、一つ以上の状態が選択されて動作メモリー状態を規定するのに使用されることができる。カルコゲナイド材料は、結晶状態または相もアモルファス状態または相も発顕する。カルコゲナイド材料の異なる構造的状態は、カルコゲナイド材料の与えられた容積または領域での結晶およびアモルファス相の相対的比率について異なる。抵抗値のレンジは一般に、カルコゲナイド材料のセット状態およびリセット状態によって限定される。慣例により、セット状態はその電気的性質が主にカルコゲナイド材料の結晶部分によって制御される低抵抗の構造的状態であり、リセット状態はその電気的性質が主にカルコゲナイド材料のアモルファス部分によって制御される高抵抗の構造的状態である。]
[0004] 相変化は、局所的に温度を増加することによって誘起され得る。１５０℃より下では、両方の相が安定である。２００℃より上では、クリスタライトの急速な核形成があり、もし材料が十分に長時間の間結晶化温度に保たれれば、それは相変化を起こして結晶になる。カルコゲナイドをアモルファス状態に戻すには、融解温度（約６００℃）より上に温度を上げて、それからそれを急速に冷却する、即ちクエンチする必要がある。電気的観点からすると、ジュール効果によってカルコゲナイド材料を加熱する結晶抵抗エレメントを通して電流が流れることを引き起こすことによって結晶化および融解温度に達することが可能である。]
[0005] カルコゲナイドメモリー材料の各メモリー状態は、明瞭に区別された抵抗値に対応し、各メモリー抵抗値は、固有の情報内容を意味する。動作的には、カルコゲナイド材料は、カルコゲナイド材料を望ましい抵抗値を有する構造的状態に変換するように適切な振幅と持続期間の電気的電流パルスを提供することによって特定のメモリー状態にプログラムされることができる。カルコゲナイド材料に提供されるエネルギーの量を制御することによって、材料の容積内の結晶およびアモルファス相領域の相対的比率を制御し、それにより情報を格納するようにカルコゲナイド材料の構造的（および対応するメモリー）状態を制御することが可能である。]
[0006] 各メモリー状態は、状態の電流パルス特性を提供することによってプログラムされることができ、各状態は、抵抗値を測定することによって非破壊的なやり方で同定または「読み出し」されることができる。異なる状態の内のプログラミングは完全に反転可能であり、メモリー装置は強健で信頼性のある動作を提供するように事実上無制限のサイクル数に渡って書き込みおよび読み出しされることができる。カルコゲナイド材料の可変抵抗メモリー機能性は、市場に現れ始めているＯＵＭ（Ovonic Universal (or Unified) Memory）装置において現在役立てられている。ＯＵＭ型装置の基本的原理と動作は、例えば、その開示がここに引用によって組み込まれる米国特許第6,859,390号、第6,774,387号、第6,687,153号、および第6,314,014号や、Pirovana et al.によってEE Transactions on Electron Devices, vol. 51, p. 714-719 (2004)に出版された”Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials”、およびWeissによってIEEE Spectrum, vol. 167, p. 363-364 (2005)に出版された”Morphing Memory”を含んだいくつかの刊行物記事に提示されている。]
[0007] カルコゲナイド材料の（スイッチング、メモリー、および蓄積を含んだ）振る舞いと化学的組成は、例えば、その開示がここに引用によって組み込まれる以下の米国特許：第6,671,710号、第6,714,954号、第6,087,674号、第5,166,758号、第5,296,716号、第5,536,947号、第5,596,522号、第5,825,046号、第5,687,112号、第5,912,839号、および第3,530,441号、に開示されている。これらの文献は、カルコゲナイド材料の振る舞いを支配する提案された機構を提示している。文献はまた、カルコゲナイド材料の電気的および光学的プログラミングの動作中に結晶およびアモルファス領域の相対的比率が変動する一連の部分的な結晶状態を介した結晶状態からアモルファス状態への（またはその逆の）構造的変換も記載している。]
[0008] カルコゲニック装置の性能特性を最適化する努力として幅広いレンジのカルコゲナイド組成が研究されてきた。カルコゲナイド材料は一般に、カルコゲン元素と一つ以上の化学的または構造的変性エレメントを含む。カルコゲン元素（例えば、Ｔｅ、Ｓｅ、Ｓ）は周期表の第ＶＩ列から選択され、変性エレメントは、例えば、周期表の第ＩＩＩ列（例えば、Ｇａ、Ａｌ、Ｉｎ）、第ＩＶ列（例えば、Ｓｉ、Ｇｅ、Ｓｎ）または第Ｖ列（例えば、Ｐ、Ａｓ、Ｓｂ）から選択されても良い。変性エレメントの役割には、カルコゲン元素を構成する連鎖間のブランチングまたはクロスリンキングのポイントを提供することが含まれる。第ＩＶ列の変性因子は、カルコゲナイド連鎖内の２つの座標位置とカルコゲナイド連鎖から離れるブランチングまたはクロスリンキングを許容する２つの座標位置を含んだ四座標変性因子として機能することができる。第ＩＩＩおよびＶ列の変性因子は、カルコゲナイド連鎖内の２つの座標位置とカルコゲナイド連鎖から離れるブランチングまたはクロスリンキングを許容する１つの座標位置を含んだ三座標変性因子として機能することができる。本発明の原理に従った実施形態は、二元、三元、四元およびより高次のカルコゲナイド合金を含み得る。カルコゲナイド材料の例は、その開示がここに引用によって組み込まれる米国特許第5,166,758号、第5,296,716号、第5,414,271号、第5,359,205号、第5,341,328号、第5,536,947号、第5,534,712号、第5,687,112号、および第5,825,046号、に記載されている。カルコゲナイド材料はまた、例えば、Ｎ２またはＯ２のようなガスで窒化または酸化カルコゲナイドを形成する反応スパッタリングプロセスの結果物であっても良く、カルコゲナイドはイオン注入またはその他のプロセスによって変性されても良い。]
[0009] ＯＵＭに基づくメモリーのようなプログラム可能抵抗メモリーは、様々なアプリケーションの要求に対処することができるが、仕様の１つのセットについての最適解は、別のアプリケーションでのそのようなメモリーの性能とは相容れないかもしれない。例えば、いくつかのアプリケーションでの高速動作についての要求は、他のアプリケーションでの高密度格納についての要求とは、相反する目的で働き得る。高速動作と高密度格納の要求を受け入れることができるメモリーは従って極めて望ましいものであろう。]
[0010] 本発明の原理に従ったメモリーは、複数の動作モードの内で構成可能である。各動作モードは、それと関連付けられた固有の書き込みおよび／または読み出し特性を有し得る。]
[0011] 描写的実施形態では、メモリーは、一つのモードではメモリー内のメモリーセルを所定の数の状態の一つにプログラムし、別のモードでは同じセルを異なる所定の数の状態の一つにプログラムするように構成され得る。より多くの数の状態を特徴としたこれらのモードは読み出しまたは書き込みにより多くの時間を要求し得るので、メモリーまたはメモリーの一つのセクションは、より高い速度を要求するアプリケーションについてはより少ない数の状態で動作するように構成されても良い。速度が決定的に重要ではなく、より高い密度が望ましいアプリケーションについては、同じメモリーが、より高い密度とより低い速度の動作を提供するモードで動作するように構成されても良い。]
[0012] 描写的実施形態では、少なくとも一つのプログラミングモードが４つ以上のプログラム状態を含み、一つのプログラミングモードが２つのプログラム状態を含む。メモリーの全体または一部は、どちらかのモードで動作するように構成されても良い。]
図面の簡単な説明

[0013] 図１は、本発明の原理に従った相変化メモリーの概念的ブロック図である。
図２は、そのようなメモリーの描写的実施形態において利用されるモード制御回路のより詳細な様子を伴った、本発明の原理に従ったプログラム可能抵抗メモリーの概念的ブロック図である。
図３Ａは、本発明の原理に従った二値動作モードのための抵抗から論理レベルへのマッピング図である。
図３Ｂは、本発明の原理に従った四値動作モードのための抵抗から論理レベルへのマッピング図である。
図４Ａは、本発明の原理に従ったモード制御エンコーダーのブロック図である。
図４Ｂは、本発明の原理に従ったエンコーダーによって実装され得るような抵抗から論理値へのマッピングである。
図５は、本発明の原理に従った相変化メモリーを採用する電子デバイスの概念的ブロック図である。] 図１ 図２ 図３Ａ 図３Ｂ 図４Ａ 図４Ｂ 図５
実施例

[0014] この発明は、いくらかの好ましい実施形態によって記載されるが、ここに説明される全ての利点および特徴を提供しない実施形態を含む当業者に自明なその他の実施形態も、この発明の範囲内である。様々な構造的、論理的、プロセスステップの、化学的および電気的変更が、発明の精神または範囲を逸脱することなくなされても良い。従って、発明の範囲は添付の請求項を参照することによってのみ規定される。]
[0015] 図１の概念的ブロック図に描かれているように、本発明の原理に従ったメモリー１００は、メモリーアレイ１０２と、入出力（Ｉ／Ｏ）回路１０４と、コントロールおよびタイミング回路１０６を含む。メモリーアレイ１０２は、メモリーセルのクロスポイント行列１０８と、行１１０および列１１２のドライバーを含む。入出力回路１０４は、メモリーアレイ１０２の外部の回路に信号を送り、メモリーアレイ１０２の外部の回路から信号を受け取るためのドライバーを含む。そのために入出力回路１０４がインターフェースを提供するところのメモリーアレイの外部の回路は、メモリーアレイ１０２と同じ集積回路を共有していても良いし、別の「チップ」上に位置していても良い。タイミングおよびコントロール回路１０６は、モードコントロール回路１１４を含む。] 図１
[0016] 本発明の原理に従って、モードコントロール回路は、メモリー１００を複数の動作モードの内で構成するように動作させられ得る。各モードは、それと関連付けられた固有の書き込みおよび／または読み出し特性を有し得る。描写的実施形態では、メモリー１００は、一つのモードではメモリー内のメモリーセルを所定の数の論理状態の一つにプログラムし、別のモードでは同じセルをより多くの数の論理状態の一つにプログラムするように構成され得る。メモリー１００全体またはメモリーの一つのセクション（より特定には、行列１０８）は、より高い速度を要求するアプリケーションについてはより少ない数の状態で動作するように構成されても良い。速度が決定的に重要ではなく、より高い密度が望ましいアプリケーションについては、同じメモリー１００（より特定には、行列１０８）またはその一部が、より高い密度とより低い速度の動作を提供するモードで動作するように構成されても良い。]
[0017] 図２の描写的実施形態では、本発明の原理に従ったマルチモードメモリーは、相変化メモリーアレイ２００にデータを書き込み、そこからデータを読み出すように構成されたメモリーアクセス回路を含む。相変化メモリーアレイは既知であり、例えば階層的メモリーとして組織されていても良い。メモリーアレイ２００は、例えば、行（ワードラインとも呼ばれる）および列（ビットラインとも呼ばれる）のデコーダーと、ドライバートランジスター装置と、行および列の相互接続コンダクターを持った、２次元行列に配列された相変化メモリーセルを含んでも良い。相変化メモリーアレイは既知であり、例えば、Lowrey et al.に対して発行された米国特許第6,813,177号に説明されており、それはここで引用により組み込まれる。] 図２
[0018] メモリーの各ブロック内では、ADDRESS DECODE, READ, WRITE,DATA信号が、どのセルにアクセスし、アクセスされたセル上でどの動作を行うかを決定するために使われる。本発明の原理に従ったメモリーは、各動作（例えば、READ, WRITE00, WRITE01, WRITE10, WRITE11等）について異なる電流／電圧ソースを採用しても良く、様々なアクセス動作を行うように同じソースを再構成しても良い。メモリー、この描写的実施形態ではより特定にはコントロール回路２２４は、セルが読み出されるべきか書き込まれるべきかだけでなく、加えてもしそれが書き込みされているかどうかと、どの状態でセルが書き込みされるべきかを予め決定する。そのような動作は、以下でより詳細に記載される。]
[0019] アクセス回路は、メモリー２００内のどのセル上でどの動作（即ち、READ, WRITE01, WRITE10, WRITE11等）が行われるかを、メモリーをアクセスしている回路からの入力に応答して決定する、アドレス、データおよび読み書きデコード回路を含む。この描写的実施形態では、モードコントロール回路１１４が、不揮発性メモリー、活性化されたフューズまたはアンチフューズまたはその他の機構の形であっても良い、一つ以上の入力信号を受け付け、モードコントロール回路１１４への信号入力の値に従ってメモリーの動作モードを制御する。この描写的実施形態では、コントロール回路１１４は、マイクロ命令ストア２２２を通してシーケンサーのパスを変更するようにマイクロシーケンサー２２０上で動作し、選ばれたパスはモードコントロール回路１１４に格納された動作モードと関連付けられている。マイクロ命令ストアは一方で、メモリーアレイ２００へのアクセスの実行を実施するようにコントロール回路２２４上で動作する。]
[0020] 本発明の原理に従ったメモリーは、メモリーのブロックがアレイ中に分散された階層的アーキテクチャーを採用しても良い。描写的実施形態では、メモリーの各ブロックとブロック内の各ビットは、行および列のアドレスバッファーおよびデコーダーを通してアクセスされても良い。アレイ内のメモリーセルへの書き込みのための対象とされた情報（例えば、データまたは制御コード）は、以下でより詳細に記載されるやり方で、データバッファー内に格納されて、それからセルに書き込まれても良い。「オフメモリー」で入出力回路を通しての提示のために、アレイ内のメモリーセルから情報を読み出して、それから情報をデータバッファー中に格納するのに、センス増幅器が採用されても良い。]
[0021] デコードされたアドレスは、READ, WRITEのような信号と００、０１、１０、１１のようなデータ値との組み合わせで、適切な電流ソースを選択されたメモリーセルにルーティングするのに採用されても良い。本発明の原理に従って、モード選択回路１１４の状態は、メモリー２００が様々なモードのどれで動作するかを決定する。前述したように、モード選択回路１１４の状態は、例えばフューズまたはアンチフューズを活性化することによって設定されても良い。そのようなモード選択プロセスは、例えば、製造中、搬送中、他の回路との一体化中、またはエンドユーザによって行われるカスタム化プロセス中に、行われても良い。]
[0022] 描写的実施形態では、モード選択回路１１４は、モード回路１１４に設定された動作モードに依存して、マイクロストア回路２２２内に格納されたマイクロプログラム内の代替的位置を渡り歩くように、マイクロシーケンサー２２０と共に動作する。マイクロストア２２２内のコード化されたマイクロプログラムは、動作（例えば、READ, WRITE）、データ（例えば、００、０１、１０、１１）に従って、およびメモリーの動作モード（例えば、二値格納または四値格納）に従って、アレイ２００内のメモリーセルにアクセスするようにコントロール回路２２４を動作させる。]
[0023] 描写的実施形態では、コントロール回路２２４は、アクセスされたメモリーセルに印加される電流の量を制御するデジタル−アナログ変換器を含む。格納されたマイクロプログラムに従ってデジタル−アナログ変換器を動作させることは、様々なアクセス動作を実施するために異なる振幅、持続期間、形状および周波数の電流パルスを印加することをメモリーに許容する。マイクロプログラム、マイクロシーケンサーおよびそれらに付随するコントローラは既知であり、例えば、メモリーセルフテストで使用されている。プログラム可能抵抗メモリー中に変化させられた電流パルスを作成するのにデジタル−アナログ変換器を使用することは既知であり、例えば、2008IEEE International Solid StateCircuits Conferenceのsession 23でFerdinando Dedeschi et al. によって提示された”A MULTI-LEVEL CELLBIPOLAR SELECTEDPHASE-CHANGEMEMORY” に記載されており、それはここで引用により組み込まれる。]
[0024] この描写的実施形態では、メモリー２００は、６４メモリーブロック２０２の８×８アレイに組織されている。各ブロックは、メモリーセル２０４のアレイと、各ブロック２０２内の個々のメモリーセル２１０へのアクセスを提供する列２０６および行２０８のアクセス回路を含んだ周辺回路と、を含む。周辺アレイ回路２１２は、行および列のデコーダーとドライバーと、データおよびアドレスバッファーと、センス増幅器と、電流ソースを含む。周辺アレイ回路２１２は、メモリーブロック２０２へのアクセスのためのトップレベルデコーディングを提供し、適切な読み出しまたは書き込みバッファー、センス増幅器、および電流ソースを選択されたメモリーブロック２０２にスイッチ／イネーブルする。]
[0025] 描写的実施形態では、少なくとも一つのプログラミングモードが４つ以上のプログラム状態を含み、一つのプログラミングモードが２つのプログラム状態を含む。メモリーの全体または一部は、モードによってプログラム状態のいずれでも動作するように構成されても良い。本発明の原理に従ったメモリーは、異なるメモリータイプのセグメントを含んでも良く、そのいくつかはマルチレベル動作（つまり、２つより多くの格納レベル）により好適であり、いくつかは二値動作（典型的にSETとRESETと呼ばれる２つの格納レベルを採用する動作）により好適である。異なるタイプのメモリーセグメントは、例えば、異なる相変化材料組成、異なるセルタイプ、または異なるセル構造の使用を通して、それらそれぞれの好ましい動作モード（例えば、マルチレベルまたは二値）について最適化されても良い。モードは、ボンドやレーザーフューズブローイングのような不揮発性アプローチの使用によって、または入出力からのようなパワー投入の際に積載され揮発性または不揮発性のオンチップメモリー中に格納された電子キーの使用のようなソフトワイヤー技術を通して、ハードワイヤーされても良い。]
[0026] 本発明の原理に従って、各メモリーセグメントまたはブロック（アドレスレンジまたはセクターによる）は、モードによって、二値またはメモリーセル当り４レベル（物理的メモリーセル当り２論理ビット）のような異なる度合いのマルチレベル動作のような複数のプログラムモードで動作するように構成されても良い。代替的に、メモリーアレイからのアナログ信号（つまり、メモリーセルのプログラムされたレベルを表す電圧信号のような信号）が、外部回路に（ｐｉｎに直接またはアナログ−デジタル変換器を通して）提供されても良く、モードコントロール回路１１４は外部の読み出しおよび書き込みを制御しても良い。]
[0027] 加えて、メモリーの一つ以上の部分が、モードコントロール回路１１４の制御下で、エラー訂正回路（ＥＣＣ）と平行に実行されるようにモードコントロール回路１１４によって割り当てられても良い。このやり方では、ＥＣＣで使われる余分のメモリーがＥＣＣのために必要でない時には自由にされても良く、モードコントロール回路１１４がＥＣＣを不能にした時には読み出しおよび書き込みのためにタイミングがより速く流れるようになる。]
[0028] 相変化メモリーエレメントがそれぞれの上に層に積み上げられても良い３次元相変化メモリーの実施形態では、異なる層または異なる層のセグメントは、モードコントロール回路１１４によって異なるプログラムモードでの動作のために構成されても良い。３次元の積層された相変化メモリー構造は既知であり、例えば、”Memory Having Access Devices Using Phase Change Material Such As Chalcogenide”と題された米国特許第6,795,338号に開示されており、それはここで引用によって組み込まれる。]
[0029] 動作では、周辺回路内の電流ソースが選択されたセルを、与えられたプログラムモードと関連付けられたレベルの一つ（例えば、二値プログラムモードについてのSETまたはRESET、四値プログラムモードについてのSET、RESETまたは２つの中間レベルの一つ、またはSet Resetと２つより多くの中間レベルの一つ）に対応する抵抗値にプログラムする。図３Ａの論理レベル図は、二値プログラムモードで採用された２つのレベルを２つの抵抗値Ｒ１（SET）とＲ２（RESET）として描いている。プログラムレベルＲ１とＲ２は、メモリー内のセルの間での変動を受け入れるためにレンジを割り当てられている。この描写的実施形態では、第一のレンジＲＡ１は名目上の抵抗Ｒ１より上からゼロ抵抗までの抵抗値を含み、第二のレンジＲＡ２は名目上の抵抗Ｒ２より僅かに下から最高の計測可能な抵抗までの抵抗値を含む。] 図３Ａ
[0030] この描写的実施形態では、レンジＲＡ１とＲＡ２の開始点は、２レベル格納については最小化または排除されても良い、未定義のレンジＲＡｕｎを残すように選択されても良い。レンジＲＡ１とＲＡ２の開始点は、全ての有効な抵抗測定値がレンジの一つ内に入り、未定義のレンジＲＡｕｎ内に入るあらゆる抵抗測定値が無効であることを確かなものとするように選ばれている。レンジＲＡ１、ＲＡ２、ＲＡｕｎを適切に設定するのに統計的抵抗分布が採用されても良い。]
[0031] 図３Ｂの論理レベル図は、本発明の原理に従ったマルチモードメモリーで採用され得るような四値論理レベルプログラムモードと関連付けられた抵抗値を描いている。この描写的実施形態では、四値プログラムモードは、それぞれ関連付けられたレンジＲＡ３、ＲＡ４、ＲＡ５、ＲＡ６をもった４つの名目上の抵抗値Ｒ３、Ｒ４、Ｒ５、Ｒ６を含む。この描写的実施形態では、名目上の抵抗値Ｒ３は図３Ａの二値モードの抵抗値Ｒ１と同じ抵抗値であっても良く、名目上の抵抗値Ｒ６は図３Ａの二値モードの抵抗値Ｒ２とほぼ同じ抵抗値であっても良い。加えて、レンジＲＡ３とＲＡ６は、図３Ａに描かれた二値モードのレンジＲＡ１とＲＡ２とそれぞれ同じレンジであっても良い。このように同じ抵抗レベルとレンジを使うことは、複数の可能なモードの一つで動作している時に測定された抵抗値に論理レベルを割り当てるタスクを容易にし得る。] 図３Ａ 図３Ｂ
[0032] この描写的実施形態では、それぞれ抵抗レベルＲ５とＲ６に関連付けられたレンジＲＡ５とＲＡ６は、図３ＡのレンジＲＡｕｎを分割する。相変化メモリーについては、ＲＡ４に割り当てられたより低い抵抗のレンジは、ＲＡ５に割り当てられたレンジよりも少なくても良い。本発明の原理に従って、レンジと抵抗値は異なるやり方で分散されても良く、四値モードのレンジと抵抗は、二値モードのレンジと抵抗を複製する必要はない。加えて、レンジと抵抗は全体的な抵抗レンジを通じて均一に分散している必要はなく、例えば、利用可能な抵抗分布のどちらかの端または中央に向けて名目上の抵抗値を集中することが有利であっても良い。更なる例として、図３ＢのＲＡ５とＲＡ４の交点は、図３Ａの抵抗のレンジＲＡ１とＲＡ２に境界線を引くのにも使われる交点であっても良い。これはSetとResetビットのためにより多くの動作領域を提供する。] 図３Ａ 図３Ｂ
[0033] 動作では、図２の周辺回路２１２が、メモリーセルから読み出されたかまたはそれに書き込まれた測定された抵抗値に論理値を割り当て、メモリー２００にアクセスする回路にそれらの論理値を利用可能とする。描写的実施形態では、周辺回路２１２は、論理値割り当て機能を行うセンス増幅器と比較器を含む。そのような実施形態では、センス増幅器が、読み出されているメモリーセルの抵抗に対応した電圧信号を、レンジＲＡ１−ＲＡ６の境界を定める比較器のバンクに提供する。] 図２
[0034] 図４Ａの概念的ブロック図は、本発明の原理に従ったマルチモードメモリーの周辺回路２１２内に含められ得るようなデータ変換回路のより詳細な様子を提供する。この描写的実施形態では、論理レベル割り当て回路４００は、比較器ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ３と、エンコーダー４０２を含む。比較器は、選択されたメモリーセルに接続されたセンス増幅器からの信号を受け取るように構成されている。比較器の出力は、図４Ｂのリストに従って論理値を割り当てるエンコーダー４０２に提示される。エンコーダーへの「モード」入力が、論理値の割り当て（例えば、二値または四値）を制御する。] 図４Ａ 図４Ｂ
[0035] モード入力はまた、割り当て回路４００によって入出力回路４０４にドライブされたデータビットの数を決定する。つまり、割り当て回路４００は、二値モードの動作では一つのデータラインを、四値モードの動作では２つのデータラインを、入出力回路４０４にドライブする。同様に、周辺回路２１２内のアドレスデコーディング回路は、二値モードの動作では「２ビット」のデータ毎にメモリーアレイ２００内の２つのセルにアクセスするが、四値モードの動作では「２ビット」のデータについてメモリーアレイ内の１つのセルだけをアクセスすることによって、「モード」入力に応答する。二値モードについては、未定義のレンジＲ４とＲ５は、代わりに０と１に割り当てられて（つまり、後続の読み出し中に抵抗の変動またはノイズについてのより多くのマージンを提供するように調整されて）も良い。]
[0036] モードコントロール回路１１４によって実施されるようなモードコントロールの使用は、ワンタイムプログラム可能メモリー（ＯＴＰ）（例えば、ブレークダウン層と並列のダイオードをもった）として、または一つのセクションまたは層上が二値で、別のセクションまたは層上が四値、あるいは別のセクションまたは層上が他の「ｎ値」として、メモリーの異なるセクションまたは層を使用することを許容するようにチップ、タイミングおよびドライバーをパーソナル化するのに適切な、異なるタイミングおよび書き込みアルゴリズムを雇っても良い。加えて、Nand-Flash、Nor-Flash、DRAMまたはSRAMが第一のレベル上に位置して、上の一つ以上の層上の相変化メモリーと平行に係合されても良い。一つ以上の相変化メモリー層は、第一のレベル上のOvonic Threshold Switches (ＯＴＳ)または薄膜ダイオード（またはダイオードとブレークダウン層を使ったＯＴＰ）装置と並列に構成されても良い。]
[0037] 二値モードを使ったあるセグメントまたは層は、メモリーのそれらの層またはセクションのためにモードによって適切に選択されたより速いタイミングセットでもってより速いＰＣＭ溶着合金を使用しても良い。同様に、その他のセクションまたは層は、四値であって、メモリー合金としてGST 225と呼ばれる組成を使用し、マイクロコードで利用可能でありメモリーマップのためにモードによって選択可能であるものから選択された適切なタイムセットをもっていても良い。そのようなアプローチは、モードによるパーソナル化と溶着された合金（またはＯＴＰのためのブレークダウン層）をもって、マスク変更が僅かか無しで選択可能なチップ上のメモリーの階層を許容する。]
[0038] これまでの図面に関する説明の中で記載された相変化電子デバイスは、幅広い様々なシステムにおいて特定の利点のために採用されても良い。いくつかのそのようなシステムにおけるデバイスの使用を描写するために、図５の概略図が説明される。図５の概略図は多くのコンポーネンツとデバイスを含み、そのいくつかが本発明の原理に従ったシステムの特定の実施形態のために使われる一方で、その他は使われなくても良い。他の実施形態では、その他の同様のシステム、コンポーネンツおよびデバイスが採用されても良い。一般に、システムは、相変化メモリーと共に動作するように構成された論理回路を含む。論理回路は、離散的、プログラム可能、アプリケーション特定であっても良く、あるいは例えば、マイクロプロセッサ、マイクロコントローラまたはデジタル信号プロセッサの形であっても良い。またここでの実施形態は、チップ内で採用されていても良く、あるいはそのような回路に接続されていても良い。図５の例示的システムは、記載のためだけのものである。記載は、特定のコンピューター、通信、トラッキング、および娯楽システムを記載するのに一般的に使われる用語に言及するかもしれないが、記載と概念は、図５に描かれているものとは似ていないアーキテクチャーを有するシステムを含んだ、その他のシステムにも同じように適用される。様々な実施形態における電子システム５００は、例えば、汎用コンピューター、ルーター、大規模データ格納システム、ポータブルコンピューター、パーソナルデジタルアシスタント、携帯電話、音楽またはビデオ再生装置または電子ゲームのような電子娯楽装置、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、または無線周波数識別装置、として実装されても良い。図５に描かれたいずれかまたは全てのコンポーネンツは、例えば、カルコゲナイドベースの不揮発性メモリーおよび／または閾値スイッチのような、相変化メモリーまたはカルコゲナイド電子デバイスを採用しても良い。] 図５
[0039] 描写的実施形態では、システム５００は、マイクロプロセッサと、情報の一時的格納のためのランダムアクセスメモリー（ＲＡＭ）５１０と、情報の恒久的格納のためのリードオンリーメモリー（ＲＯＭ）５１５のいくつかまたは全てと共に実装されていても良い、中央処理ユニット（ＣＰＵ）５０５を含んでも良い。メモリーコントローラ５２０が、ＲＡＭ５１０を制御するために設けられている。本発明の原理に従って、メモリーエレメント（例えば、ＲＡＭまたはＲＯＭ）のいずれもの全てまたはあらゆる部分は、カルコゲナイドベースの不揮発性メモリーとして実装されても良い。]
[0040] 本発明の原理に従った電子システム５００は、ＲＡＭ５１０および／またはＲＯＭ５１５として、またはその一部として動作する、埋め込まれたカルコゲナイドベースの電子不揮発性メモリーとの組み合わせで、ＣＰＵ５０５として動作するマイクロプロセッサであっても良い。この描写的例では、マイクロプロセッサ／カルコゲナイド不揮発性メモリーの組み合わせは、孤立型であっても良く、またこれから記載される図５のもののようなその他のコンポーネンツと共に動作するものであっても良い。] 図５
[0041] 発明の範囲内での実装では、バス５３０がシステム５００のコンポーネンツを相互接続する。バスコントローラ５２５がバス５３０を制御するために設けられている。割り込みコントローラ５３５が、システムコンポーネンツからの様々な割り込み信号を受け取り処理するために使われても使われなくても良い。バス５３０、バスコントローラ５２５、および割り込みコントローラ５３５のようなコンポーネンツは、例えば、孤立型コンピューター、ルーター、ポータブルコンピューター、またはデータ格納システムのそれのような、本発明の原理に従ったシステムの大規模実装の中で採用されても良い。]
[0042] 大量ストレージが、ディスケット５４２、ＣＤ−ＲＯＭ５４７、またはハードドライブ５５２によって提供されても良い。データとソフトウェアは、ディスケット５４２およびＣＤ−ＲＯＭ５４７のような取り外し可能なメディアを介してシステム５００と交換されても良い。ディスケット５４２はディスケットドライブ５４１に挿入可能であり、それは一方でコントローラ５４０によってバス５３０に接続されている。同様に、ＣＤ−ＲＯＭ５４７はＣＤ−ＲＯＭドライブ５４６に挿入可能であり、それは一方でコントローラ５５０によってバス５３０に接続されている。本発明の原理に従ったシステムのこの記載では格納装置（例えば、ディスケット）のための従来の用語が採用されているが、格納装置のいずれかまたは全ては、本発明の原理に従ったカルコゲナイドベースの不揮発性メモリーを使って実装されても良い。取り外し可能なストレージは、本発明の原理に従ったカルコゲナイドベースの不揮発性メモリーを格納媒体として採用したサムドライブのような、不揮発性ストレージコンポーネントによって提供されても良い。カルコゲナイドベースの不揮発性メモリーを、例えばディスク、ＣＤ−ＲＯＭまたはサムドライブのような従来の取り外し可能なメモリーの「プラグアンドプレイ」置き換えとして採用する格納システムが、例えば、コントローラ５４０、５４５、５５０のようなコントローラのためのトランスパレントなインターフェースを提供するように、既存のコントローラをエミュレートしても良い。]
[0043] システム５００へのユーザ入力が、数々のデバイスのいずれかによって提供されても良い。例えば、キーボード５５６とマウス５５７が、コントローラ５５５によってバス５３０に接続される。マイクロフォンおよび／またはスピーカーの両方として働き得るオーディオトランスデューサー５９６が、描かれているようにコントローラ５９７によってバス５３０に接続される。ペンおよび／またはタブロイドのようなその他の入力デバイスが、バス５３０と、入力デバイスとしての使用のために必要とされる適切なコントローラおよびソフトウェアに接続されても良い。ＤＭＡコントローラ５６０が、前述した通りその全体または一部が本発明の原理に従ったカルコゲナイドベースの不揮発性メモリー装置を使って実装されても良い、ＲＡＭ５１０への直接メモリーアクセスを行うために設けられている。視覚ディスプレイは、ディスプレイ５７０を制御するビデオコントローラ５６５によって生成される。ディスプレイ５７０は、与えられたアプリケーションについて適切なあらゆるサイズまたはテクノロジーのものであっても良い。]
[0044] 例えば、携帯電話またはポータブル娯楽システムの実施形態では、ディスプレイ５７０は、一つ以上の比較的小さい（例えば、各辺当り数インチのオーダーの）ＬＣＤディスプレイを含んでも良い。大規模データ格納システムでは、ディスプレイは、例えば、大規模マルチスクリーン液晶ディスプレイ（ＬＣＤｓ）、または量子ドットＯＬＥＤｓを含んだ有機発光ダイオード（ＯＬＥＤｓ）、として実装されても良い。]
[0045] システム５００はまた、バス５９１とネットワーク５９５によって概略的に描かれているローカルエリアネットワーク（ＬＡＮ）またはワイドエリアネットワーク（ＷＡＮ）に相互接続されることをシステムに許容する、通信アダプター５９０を含んでも良い。入力インターフェース５９９は、入力デバイス５９３と共に動作して、コマンドおよび制御であれ、データであれ、その他のタイプの情報であれ、情報をシステム５００に送ることをユーザに許容する。入力デバイスとインターフェースは、ジョイスティック、タッチパッド、タッチスクリーン、音声認識装置、またはその他の既知の入力デバイスのような数々の一般的なインターフェースデバイスのいずれかであっても良い。本発明の原理に従ったシステムのいくつかの実施形態では、アダプター５９０は、トランシーバー５７３とアンテナ５７５と共に動作して、例えば、携帯電話、ＲＦＩＤ、ＷｉＦｉコンピューター実装における無線通信を提供しても良い。]
[0046] システム５００の動作は、オペレーティングシステムソフトウェアによって全体的に制御され協調される。オペレーティングシステムは、システムリソースの割り当てを制御し、諸々の中で処理スケジューリング、メモリー管理、ネットワーキング、入出力サービスのようなタスクを行う。特に、システムメモリー中に在駐しＣＰＵ５０５上で実行されるオペレーティングシステムは、システム５００のその他のエレメントの動作を協調させる。]
[0047] 本発明の原理に従ったシステム５００の描写的な手持ち式電子デバイスの実施形態では、当該技術分野で既知であるような、携帯電話、パーソナルデジタルアシスタント、デジタルオーガナイザー、ラップトップコンピューター、手持ち式情報デバイス、音楽および／またはビデオを再生するデバイスのような手持ち式娯楽デバイス、キーボード、ファンクションキー、ソフトキーのような小型入力デバイスが、例えば、コントローラ５５５、キーボード５５６、マウス５５７を置き換えても良い。送信機、記録能力等をもった実施形態はまた、マイクロフォン入力（図示せず）を含んでも良い。]
[0048] 本発明の原理に従ったシステム５００の描写的なＲＦＩＤトランスポンダーの実装では、アンテナ５７５は、周波数Ｆ１における基地局からの尋問信号を傍受するように構成されても良い。傍受された尋問信号はそれから、信号Ｆ１を受け付けその他全てを拒絶するチューニング回路（図示せず）に導通されるであろう。信号はそれからトランシーバー５７３に渡され、そこでは尋問信号からなる搬送波Ｆ１の変調が既知のやり方で検出され、増幅され、成形される。検出された尋問信号はそれから、例えば、低パワーアプリケーションでは離散的論理として、または前述したとおりマイクロプロセッサ／メモリーの組み合わせとして実装されても良い、デコーダーと論理回路に渡される。尋問信号変調は、本発明の原理に従ったカルコゲナイドベースの不揮発性メモリー中からデータを読み出すかまたはそこにデータを書き込むコードを規定しても良い。この描写的実施形態では、メモリーから読み出されたデータは、第二の搬送波周波数Ｆ２におけるアンテナ５７５上の「返答」信号としてトランシーバー５７３に転送される。受動的ＲＦＩＤシステムでは、パワーは尋問信号から導出され、本発明の原理に従ったカルコゲナイドベースの不揮発性メモリーによって提供されるようなメモリーはそのような使用に特に好適である。]
[0049] ここでの実施形態のいくつかの使用については、コントローラ９４０またはＣＰＵは、メモリーコントローラあるいはＲａｍ９１０またはＲｏｍ９１５のようなシステムメモリーに電子キーを送って、メモリーの量が倍増される（読み出しについて２×、書き込みについて１０×のように）が使われるタイミングがより遅くなるように、メモリーを二値から四値に変更しても良い。そのような変更は、電子キーの使用またはモード１１４へのいくらかのｐｉｎｓの接続を変更することによるような、モード１１４を駆動する電子制御下のフィールド中でなされても良い。]

权利要求:

請求項1
相変化メモリーセルと、相変化メモリーセルについてのアクセスモードの選択に関する情報を受け取り格納するように構成されたモード選択回路と、モード選択回路によって格納されたモード選択に従って相変化メモリーセルにアクセスするように構成されたアクセス回路と、を含む装置。
請求項2
アクセス回路は、複数のアクセスモードの内で構成可能であり、その各々はそれに関連付けられた固有のセル格納レベル数を有する、請求項１の装置。
請求項3
プログラムする電流振幅は、モード選択に依存している、請求項１の装置。
請求項4
プログラムする電流持続期間または追跡するエッジレートは、モード選択に依存している、請求項１の装置。
請求項5
一連のプログラムする電流パルスの数、持続期間、周波数、形状または振幅は、モード選択に依存している、請求項１の装置。
請求項6
モード選択情報を、プログラム可能抵抗メモリーと関連付けられた回路に格納するステップと、格納されたモード選択情報に従ってプログラム可能抵抗メモリーをアクセスするステップと、を含む方法。
請求項7
プログラム可能抵抗メモリーをアクセスするステップは、格納されたモード選択情報と関連付けられた格納レベルの数に従ってメモリーにアクセスすることを含む、請求項６の方法。
請求項8
モード選択情報を格納することは更に、プログラム可能抵抗メモリーの異なるセグメントについてモード選択情報を格納するステップを含み、プログラム可能抵抗メモリーをアクセスするステップは、メモリーの各セグメントについて格納されたモード選択情報に従ってメモリーの異なるセグメントにアクセスすることを含む、請求項６の方法。
請求項9
アクセスするステップは更に、メモリーの一つの部分での第一の動作速度によって特徴付けられた一つ以上の合金からなるプログラム可能抵抗メモリーにアクセスするステップと、メモリーの第二の部分での第二の動作速度によって特徴付けられた一つ以上の合金からなるプログラム可能抵抗メモリーにアクセスすることを含む、請求項６の方法。
請求項10
異なる合金からなるプログラム可能抵抗メモリー部分をアクセスするステップは、メモリーの異なる層上に位置するプログラム可能抵抗メモリー部分にアクセスするステップと含む、請求項９の方法。